ŁRPN-T/ ZP – 6/2014/PN-Prztarg nieograniczony na zaprojektowanie i wybudowanie dedykowanego urządzenia pod nazwą Analizator Rzeczywistych Układów Złożonych

Wielkość lub zakres

Przedmiotem niniejszego zamówienia jest zaprojektowanie i wybudowanie dedykowanego urządzenia pod nazwą Analizator Rzeczywistych Układów Złożonych (zwanego dalej ARUZ) działającego w oparciu o algorytm Dynamicznej Cieczy Sieciowej (w j. ang.: Dynamic Lattice Liquid – DLL). Urządzenie to przeznaczone będzie do analizy zjawisk zachodzących w złożonych układach molekularnych i submolekularnych z wykorzystaniem koncepcji dynamiki kooperatywnej. Konstrukcja ARUZ powinna odwzorowywać przestrzenną strukturę badanych układów fizykochemicznych (np. cieczy polimerowych), poprzez umieszczenie podstawowych elementów logicznych układu, reprezentujących najmniejsze składniki badanego układu (np. mery polimeru), w węzłach trójwymiarowej sieci powierzchniowo centrowanej. Urządzenie to zawierać powinno co najmniej 24 000 programowalnych układów logicznych (w j. ang.: Field Programmable Gate Array – FPGA), przeznaczonych do jednoczesnej (równoległej) pracy oraz co najmniej 3000 układów FPGA do przesyłania sygnałów sterująco-kontrolnych. Urządzenie musi potrafić analizować dynamikę ruchów kooperatywnych dla co najmniej 1 000 000 najmniejszych składników badanego układu fizykochemicznego. ARUZ zawierać musi centralną jednostkę sterująco-kontrolną, która podobnie jak to ma miejsce w automatach komórkowych, zapewni synchronizację jednoczesnej pracy wszystkich układów logicznych. Urządzenie ARUZ powinno zawierać zdecentralizowany system pamięci masowej. Konfiguracja układów FPGA powinna sprzętowo wspierać różne warianty realizowanej w danym momencie symulacji wykonywanych za pomocą algorytmu DLL (np. symulacji atermicznych, z uwzględnieniem wiązań chemicznych lub innych oddziaływań, itp.). System musi posiadać oprogramowanie kontrolno-monitorujące oraz zapewniające podstawową analizę wyników przeprowadzonych symulacji dynamiki układów molekularnych. Wymagany jest cieczowy system chłodzenia elementów elektronicznych. ARUZ wytworzony zostanie z wykorzystaniem posiadanej przez Zamawiającego wiedzy „know-how”, która uwzględnia:a) Algorytm Dynamicznej Cieczy Sieciowej DLL wraz z przykładami jego zastosowań,b) Projekty oraz publikacje dotyczące algorytmu i maszyny opartej o model DLL,c) Elementarna komórka DLL oraz prototypowa maszyna DLL,d) Moduł dedykowanego klastra obliczeniowego realizującego algorytm DLL,oraz następujących zgłoszeń patentowych złożonych do Urzędu Patentowego Rzeczpospolitej Polskiej:a) „Panel z układami elektronicznymi i zestaw paneli”, będący przedmiotem zgłoszenia patentowego o numerze P.405479,b) „Maszyna równoległa z komórkami operacyjnymi umieszczonymi w węzłach sieci powierzchniowo centrowanej”, będąca przedmiotem zgłoszenia patentowego o numerze P.405480,c) „Maszyna równoległa ze zredukowaną liczbą połączeń pomiędzy układami logicznymi”, będąca przedmiotem zgłoszenia patentowego o numerze P.405481,d) „System modułów elektronicznych o redundantnej konfiguracji”, będący przedmiotem zgłoszenia patentowego o numerze P.405482,do których Zamawiający posiada tytuł prawny na podstawie licencji wyłącznej.Dokumenty zawierające wiedzę „know-how” oraz zgłoszenia patentowe stanowią odpowiednio Załączniki nr 9, 10, 11,12, 13, 14, 15 i 16 do SIWZ.Analizator Rzeczywistych Układów Złożonych wykorzystywany będzie do analizy zjawisk zachodzących w złożonych układach molekularnych i submolekularnych. Obszar wykonywanych symulacji obejmować będzie zagadnienia dotyczące:1) Chemii w zakresie:a) modelowania zjawiska polimeryzacji, a w szczególności wpływu efektów fizycznych na kinetykę i produkty reakcji,b) analizy reakcji chemicznych w roztworach prostych.2) Inżynierii materiałowej w zakresie:a) badania wpływu budowy makrocząsteczek na efekt samoorganizacji mającego wpływ na dynamikę I w efekcie własności materiału,b) zjawiska w układach wieloskładnikowych,c) modelowania wpływu procesu przetwarzania tworzyw sztucznych na własności molekularne,d) badania efektów krystalizacji mających zastosowanie np. przy określeniu optymalnych warunków krystalizacji leków.3) Efektów powierzchniowych – modelowanie cienkich warstw, makromolekuł w przestrzeni ograniczonej, analiza morfologii, adsorpcja substancji na powierzchniach.4) Efektów w skali nano dla dowolnej substancji – efekty molekularne w nanokompozytach.5) Bio-makromolekuł – zachowanie w różnych środowiskach i warunkach sprzyjających agregacji.6) Układów bio-podobnych – membrany, polimery funkcyjne, silniki molekularne, dopasowanie na poziomie molekularnym (biokompatybilność).7) Właściwości magnetycznych materiałów – zjawiska krytyczne, porządkowanie domen, zeszklenie.8) Agregacji molekularnej i makromolekularnej – tworzenie klastrów, układy heterogeniczne, separacja faz, analiza morfologii.9) Maszyn molekularnych – dyfuzja ukierunkowana, dyfuzja molekuł.10) Modelowania molekularnego elementów urządzeń – membrany, filtry, baterie.11) Elektroniki organicznej - modelowanie zjawiska transportu nośników ładunku w organicznych tranzystorach z efektem polowym (z j. ang. Organic Field Effect Transistors – OFET).Analizy te wykonywane będą z wykorzystaniem algorytmu Dynamicznej Cieczy Sieciowej (w j. ang.: Dynamic Lattice Liquid – DLL).Bezpośrednio po uruchomieniu ARUZ, powinno być możliwe rozwiązywanie następujących problemów:1) analiza polimeryzacji rodnikowej z przemieszczeniem atomu (w j. ang.: Atom Transfer Radical Polymerization – ATRP),2) określenie dyfuzji cząsteczek w złożonych układach biologicznych i chemicznych,3) badanie postępu reakcji chemicznej w zależności od właściwości dyfuzyjnych ośrodka.Wybudowanie ARUZ nastąpi z materiałów zakupionych i wytworzonych przez Wykonawcę.ARUZ umieszczony zostanie w specjalnie dedykowanym dla niego budynku, którego budowa zakończona zostanie do dnia 28 lutego 2015 r.Przedmiot zamówienia obejmuje także zaprojektowanie i wykonanie systemów chłodzenia, zasilania oraz konstrukcji mechanicznej dla ARUZ.Wykonawca nie może uchylać się od wykonania czynności, robót lub różnego rodzaju detali nieobjętych niniejszym postępowaniem, jeśli są one niezbędne z punktu widzenia poprawności wykonania robót czy instalacji i celu, jakiemu mają służyć, ani żądać dodatkowego wynagrodzenia za te prace.Kluczowymi elementami konstrukcyjnymi urządzenia ARUZ są programowalne układy scalone FPGA, które muszą spełnić następujące wymagania:1) Co najmniej 24 000 układy scalone FPGA przeznaczone do jednoczesnej (równoległej) pracy:a) Ilość wejść – wyjść:Liczba wejść i wyjść (I/O): nie mniejsza niż 285, liczba transceiverów GTP: nie mniejsza niż 4.b) Parametry zapewniające odpowiednią szybkość przetwarzania informacji maszyny:Liczba wbudowanych modułów DSP: nie mniej niż 740, każdy z modułów DSP musi zawierać: mnożarkę nie gorszą niż 25 x 18 bitów oraz akumulator o szerokości nie mniejszej niż 48 bitów, minimalna częstotliwość pracy systemu zegarowego: nie większa niż 10 MHz, maksymalna częstotliwość pracy sytemu zegarowego: nie mniejsza niż 800 MHz, maksymalna szybkość pracy I/O w standardzie interfejsu do pamięci DDR2 oraz DDR3: nie mniejsza niż 800 Mb/s, maksymalna przepustowość transceiverów GTP: nie mniejsza niż 6.6 Gb/s.c) Szybkość przesyłania danych pomiędzy węzłami trójwymiarowej sieci powierzchniowo centrowanej:Największa szybkość pracy I/O w standardzie LVDS DDR2: nie mniejsza niż 1250 Mb/s.d) Wbudowana kontrola temperatury oraz kontroler napięć zasilających w czasie pracy układów:Wbudowany sensor temperatury, o dokładności pomiaru nie gorszej niż ±4°C, wbudowany sensor napięć zasilania, o dokładności pomiaru nie gorszej niż ±1%, rozdzielczość przetworników ADC: nie mniejsza niż 12 bitów.e) Zasoby:Liczba komórek logicznych: nie mniejsza niż 215 tysięcy, liczba konfigurowalnych bloków logicznych: nie mniejsza niż 33 tysiące, liczba wbudowanych przetworników ADC: minimum jeden, pojemność pamięci wbudowanej: nie mniejsza niż 13 Mb.f) Ochrona danych:Wbudowane co najmniej cztery jednokrotnie programowalne rejestry pozwalające przechowywać klucze AES o długości min 256 bitów oraz min. 32–bit kod zdefiniowany przez użytkownika.2) Co najmniej 3000 programowalne układy scalone FPGA (z wbudowanym procesorem klasy ARM) przeznaczone do przesyłania sygnałów sterująco-kontrolnych, które muszą spełniać następujące wymagania:a) Ilość wejść – wyjść:Liczba I/O: nie mniejsza niż 150, liczba transceiverów GTP: nie mniejsza niż 4.b) Parametry zapewniające odpowiednią szybkość przetwarzania informacji maszyny:Liczba wbudowanych modułów DSP: nie mniej niż 160, każdy z modułów DSP musi zawierać: mnożarkę nie gorszą niż 25 x 18 bitów oraz akumulator o szerokości nie mniejszej niż 48 bitów, maksymalna przepustowość transceiverów GTP: nie mniejsza niż 6.25 Gb/s.c) Wbudowana kontrola temperatury oraz kontroler napięć zasilających w czasie pracy układu:Rozdzielczość przetworników ADC: nie mniejsza niż 12 bitów, wbudowany sensor temperatury, o dokładności pomiaru nie gorszej niż ±4°C.d) Zasoby:Liczba komórek logicznych: nie mniejsza niż 74 tysiące, liczba wbudowanych przetworników ADC: minimum jeden, pojemność pamięci wbudowanej: nie mniejsza niż 380 Kb.e) Wbudowany procesor o następujących parametrach:Procesor dwurdzeniowy typu ARM Cortex-A9 MPCore z CoreSight, wymagane rozszerzenia architektury procesora typu NEON oraz pojedynczej/podwójnej precyzji zmiennoprzecinkowy koprocesor, dla każdego rdzenia, pamięć L1 Cache: nie mniejsza niż 32 KB dla instrukcji oraz 32 KB dla danych, dla każdego procesora, pamięć L2 Cache: nie mniejsza niż 512 KB, wymagane wbudowane wsparcie współpracy procesorów z pamięciami zewnętrznymi dynamicznymi typu: DDR3, DDR3L, DDR2, LPDDR2, wymagane wbudowane wsparcie współpracy procesorów z pamięciami zewnętrznymi statycznymi typu: Quad-SPI, NAND, NOR, liczba kanałów DMA: nie mniejsza niż 8, liczba kanałów DMA dedykowanych do współpracy z logiką programowalną układu: nie mniejsza niż 4, wymagane wbudowane peryferia komunikacyjne: 2x UART, 2x CAN 2.0B, 2x I2C, 2x SPI, 4x 32b GPIO, 2x USB 2.0 (OTG), 2x Tri-mode Gigabit Ethernet, 2x SD/SDIO, maksymalna częstotliwość pracy procesorów: nie mniejsza niż 766 MHz.f) Ochrona danych:Wbudowane co najmniej cztery jednokrotnie programowalne rejestry pozwalające przechowywać klucze AES o długości min 256 bitów oraz min. 32–bit kod zdefiniowany przez użytkownika.

Informacje dodatkowe

1. Zamawiający unieważni postępowanie o udzielenie zamówienia, jeżeli zaistnieją okoliczności, o których mowa w art. 93 ust. 1 Ustawy Pzp.

2. Zamawiający może unieważnić postępowanie o udzieleniu zamówienia, jeśli środki pochodzące z budżetu Unii Europejskiej oraz niepodlegające zwrotowi środki z pomocy udzielonej przez państwa członkowskie

Europejskiego Porozumienia o Wolnym Handlu (EFTA), które Zamawiający zamierzał przeznaczyć na sfinansowanie całości lub części zamówienia nie zostały mu przyznane, a możliwość unieważnienia

postępowania na tej podstawie została przewidziana w ogłoszeniu o zamówieniu.